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接收输入电平
LNA 输入频率 310 350 MHz
混频器输入频率 310 350 MHz
ASK 模式 5 23 MHz
3dB 中频频率
FSK 模式 10。4 11 MHz
低功耗模式导通
0 0。8 V
PWDNON
低功耗模式控制
低功耗模式关断
2 V V
S
PWDNOFF
增益控制电压
2。8 V V
S
（LNA 高增益状态）
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·86 · 射频集成电路芯片原理与应用电路设计
续表
参 数 最 小 值 典 型 值 最 大 值 单 位
增益控制电压
0 0。7 V
（LNA 低增益状态）
混频器增益 ＋19 dB
工作频率 5 11 MHz
输入阻抗 …850 ＋j 625
Ohm
@ ~5MHz
输入阻抗 …700 ＋j 865
Ohm
晶体振荡器 @ ~10MHz
输入电容
9。7 pF
@ ~5MHz
输入电容
7。2 pF
@ ~10MHz
ASK/FSK 信号开 ASK 模式 1。4 4 V
关（MSEL 引脚信
FSK 模式 0 0。2 V
号）电压
增益 85 140 225 uV/kHz
FSK 解调
中频带宽 10。2 10。7 11 MHz
2。1。3 芯片封装与引脚功能
TDA5211 采用 P…TSSOP…28…1 封装，其封装形式如图 2。1。1 所示。TDA5211 的引脚功能
如表 2。1。2 所示。
图2。1。1 TDA5211 的封装形式
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第2 章 射频接收器芯片原理与应用电路设计 ·87 ·
表2。1。2 TDA5211 的引脚功能
引 脚 符 号 功 能 引 脚 符 号 功 能
1 CRST1 外接晶体 15 MSEL ASK/FSK 模式选择
2 VCC 5V 电源 16 CSEL 6。XX 、13。XXMHz 石英晶体选择
3 LNI 低噪声放大器输入 17 LIM 限幅器输入
4 TAGC AGC 时间常数控制 18 LIMX 互补的限幅器输入
5 AGND 模拟地 19 SLP 数据限幅器正输入
6 LNO 低噪声放大器输出 20 SLN 数据限幅器负输入
7 VCC 5V 电源 21 OPP 运算放大器同相输入
8 MI 混频器输入 22 FFB 数字滤波器反馈端
9 MIX 互补的混频器输入 23 THRES AGC 阀值输入
10 AGND 模拟地 24 3VOUT 3V 基准电压输出
11 FSEL 869/433MHz 工作频率选择 25 DATA 数据输出
12 IFO 10。7MHz IF 混频器输出 26 PDO 峰值检波器输出
13 DGND 数字地 27 PDWN 低功耗控制
14 VDD 5V 电源（PLL 计数器电路） 28 CRST2 外接晶体
2。1。4 内部结构与工作原理
TDA5211 的内部结构框图如图2。1。2 所示。芯片内包含低噪声放大器（LNA ）、双平衡混
频器（mixer ）、压控振荡器（VCO ）、锁相环FSK 解调器（PLL FSK demodulator ）、晶体振荡
器（crystal oscillator ）、限幅器（limiter ）、数据滤波器（data filter ）、数据限幅器（data slicer ）、
峰值检波器（peak detector ）等电路。
LNA 是一个在芯片上的共发…共基放大器，电压增益为 15～20dB ，其增益由 LNA 输出
端（LNO ）、混频器输入端（MI ）和MIX 端外接的匹配网络决定。LNA 的噪声为3。2dB，消
耗电流为 500uA ，增益能降到 18dB。在 THRES 引脚和 （23 脚）的阈值电压决定了 AGC 动
作的开关点，此电压与限幅电路产生的 RSSI 电平相比较，如果 RSSI 电平高于阈值电压，LNA
增益将会减少。阈值电压可由在 3VOUT 引脚端和 THRES 引脚端之间的电压分压器产生，
3VOUT 引脚端提供了一个由内部能隙电压产生的温度稳定的输出电压（3V ），而 AGC 动作
的时间常数由连接到 TAGC （4 脚）的电容决定，可以根据所要选择的工作场合和操作过程
选择。
双重平衡的混频器将 310MHz～350MHz 范围内的输入 RF 频率，变换成为 10。7MHz 的
中频（IF ）信号，其电压增益为21dB ，使用一个高端或低端抑制的本机振荡器。为了抑制 IF
输出端的 RF 信号，片内设置了一个截止频率为 20MHz 的低通滤波器。IF 输出端采用射极跟
随器，源阻抗为 330Ohm，在 IFO 端（12 脚）不用附加匹配电路，可直接连接标准的 10。7MHz
陶瓷滤波器。
PLL 合成器由 VCO 、异步分频器、使用充电泵的鉴相器、回路滤波器组成，整个电路完
全集成在芯片上。VCO 包括一个螺线形的电感和变容二极管，FSEL 端 （引脚11）开路。VCO
的调谐范围由接收频率范围 310MHz～350MHz 和使用一个高端或低端抑制的本机振荡器确
定。振荡器的信号被馈送到合成器中的分频器，除 2 后馈送到混频器。
晶体振荡器电路允许在 5MHz 或 10MHz 范围内选择晶体，PLL 的分频比可由 CSEL 引
脚端的状态控制，在 32 和 64 之间转换，如表 2。1。3 所示。
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·88 · 射频集成电路芯片原理与应用电路设计
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第2 章 射频接收器芯片原理与应用电路设计 ·89 ·
表2。1。3 CSEL 状态与晶振频率