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Spacing Rule主要用来调整两层之间的最小间距，Trace Rule用来定义两层之间的电学连
通或阻断规则，GDS Layer Map主要应用于重新定义层名和层号的对应关系，DRC rule主要
定义实时几何规则检查（Real Time DRC Rule）。
如图所示，在工艺管理器中，支持将Zeni、Cadence工艺进行导入（Import），及将Zeni
工艺的导出（Export）。
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图 15…3 工艺管理器
4）Display Resource
其功能主要是提供在定义版图工艺层信息中供用户选择的颜色种类、线形和填充方案
等资源信息，如图所示。用法：激活菜单命令 Tools…》Display Resource。
图 15…4 工艺层显示选择窗口
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5）Netlist To Layout
其功能主要是将原理图数据直接转化为版图数据。这里可以通过两种方式完成数据转
换：第一种，依据CDL网表及控制文件转换为版图数据。网表文件中主要描述了器件的连接
关系，控制文件主要描述了器件的来源、器件的位置及参数、对外端口的名称及位置，控
制文件格式请参考Zeni4 在线帮助手册。第二种，依据当前原理图设计数据直接转换为版
图数据，用法：激活菜单命令 Tools…》Netlist To Layout。
6）CDL － IN/Verilog －IN
其功能是将网表数据直接转化为原理图图形数据，并保持网表原有的层次关系，在原
理图编辑器中层次式的显示。CDL － IN/Verilog －IN能接收的网表数据有三种：Verilog
网表、CDL网表和顶层是Verilog网表而底层是CDL网表的复合网表。用法：激活菜单命令
Tools…》Import…》CDL/Verilog Netlist。
7） Show Tree
其功能是显示视图间的层次调用关系，并可方便的对相应的视图进行编辑操作。用法：
激活菜单命令 File…》Show Tree。
8）标准数据导入导出接口
最终设计好的集成电路版图数据要转换成集成电路制造厂能够读懂的数据格式，支持
包括EDIF、GDS、CIF等标准数据格式的导入导出（ExportImport）功能。用法：激活菜
单命令 File…》Import/Export，选择相应的数据格式。
15。5 频繁使用的 UNIX 命令
ls 显示文件或目录信息
＇语法＇
ls ＇…aAbcCdfFgilLmnopqrRstux1＇ ＇file 。。。＇
＇常用选项＇
…a 列出目录中所有项，包括以。开头的隐含文件
…t 按最近一次修改的时间排序
…o 列出详细信息，…l列出详细信息，包括隐含文件
…R 显示全部目录及文件
…x 按多列显示
＇范例＇
ls …t 。 ；以修改时间排序显示当前目录中的内容
pwd 返回当前目录名
clear 清除屏幕
exit 退出
cd 改变当前目录
＇范例＇
cd ；回到用户根目录
cd ～user；进入指定用户根目录中
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cd 。。 ；回到上层目录
cp 复制文件或目录
＇语法＇
cp ＇…r＇ source destination
＇常用选项＇
…r 复制整个目录
＇范例＇
cp …r 。。/test 。 ；复制上层中test目录到当前目录中
mv 移动文件或目录
＇语法＇
mv ＇…r＇ source destination
＇常用选项＇
…r 移动整个目录
＇范例＇
mv …r 。。/test 。；移动上层中test目录到当前目录中
rm，mkdir/rmdir ，ps ，kill ，gzip，ta
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第 16 章 反相器电路原理图设计与仿真
为了进行集成电路版图与原理图的一致性检查（LVS），用户必须通过各种基于Spice
核的工具软件生成原理图网表。Zeni4 集成了图形化的电路原理图编辑环境，并可以导出
电路的SPICE网表。Zeni4 的原理图编辑环境与版图验证环境集成在一个设计管理器中，便
于快速查找和定位LVS错误。
16。1 启动实验环境
Step 1： cd WORK…DIR
Step 2： dm &
实验环境将被启动。
16。2 开始一个新的设计
注：步骤 3 到 5 在此省略！！！
Step 3： 在实验设计环境下， 鼠标点击菜单 File…》New…》Library。
Step 4： 用下面的信息完成新的库配置
Library Name： INV1
In Directory： /tmp
Use the Technology of Library： INV
Step 5： 完成库的配置后，
点击 OK 确认退出。
Step 6： 在设计环境下，鼠
标右击 “PLL” library ， 从
子菜单列表中选择 “New
Cell/View” 命令。
Step 7： 用下面的信息完成新的单元的设置。
Library Name： PLL
Cell Name： inv
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View Name： schematic
View Type： schematic
Step 8： 完成单元的配置后，点击
OK 确认退出。
Step 9： 在新的原理图单元被创建
后，下面的原理图编辑窗将自动弹
出。
16。3 设计反相器的电路原理图
下面我们将利用电路原理图编辑工具 Zeni Schemaitc Editor 提供的功能完成反相器电
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路原理图的设计。
Step 10： 从工具条中点击“pmos3” 图标 。
注意：
此时，一个“Add Instance”窗体将自动出现，表明 pmos3 来自于 analog。pmos。symbol 。
实际上，“analog” library 是系统提供的库文件之一，是 Foundry 提供的设计包（PDK ）中
自带的，还有“basic”， “spice” ， “sheet” ， “digital” ， and “vgate”等其它系统库。这些系
统库是不可修改的，它们安装在ZENI_INSTALL_PATH/etc/zeni。lib 。对比系统库，我们工
作的库称 Normal Library ，例如我们刚创建的 INV1 ，工作库放在WORK_DIR/zeni。lib 路径
下。
Step 11： 在 Add Instance 对话框中， 填写下面参数信息，如图所示。
BASE： vdd！
MODEL： PMOS
L： 0。35
W：1。8
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Step 12： 完成你的 PMOS 设置后，回到原理图编辑窗（Schematic Editor window ）移动光
标，在你需要的位置点击鼠标左键放置 pmos3 ，如图。
Step 13： 同步骤 10， 从工具栏选择 “nmos3” 图标 ，用下面的信息完成 “Add Instance”
配置。
Instance Name： M1
BASE： gnd！
MODEL： NMOS
L：0。35
W：0。9
Step 14： 在原理图编辑窗中放置 nmos3 ，如图。
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